文件名称：基于USB总线的PC机与FPGA通信系统设计
文件大小：416KB
文件格式：PDF
更新时间：2012-04-29 04:59:40
FPGA
基于USB 总线的PC 机与FPGA 通信系统，采用IFCLK 输出内部时钟源的时钟信号，FLAGA-FLAGD 用于报告不同FIFO 状态。由FPGA 判断引脚电平高低决定何时向FIFO 读写数据。SLOE 作为输出使能，控制FIFO 数据端的输出控制。SLRD 是FIFO 读取数据控制端，在异步方式下，由FPGA 输出高低电平控制数据的读取。