文件名称：sobel的verilog实现
文件大小：9KB
文件格式：RAR
更新时间：2021-05-07 08:10:27
sobel verilog
sobel的verilog实现，已经在Xilinx和Altera FPGA上验证过，可用。。。 程序优化过，可以跑比较高的频率。 程序里有注释。
【文件预览】：
sobel
----ImageXlib_arch.vhd(28KB)
----ImageXlib_utils.vhd(6KB)
----Sobel.v(1KB)
----linebuffer_Wapper.vhd(3KB)