Sdram verilog （FPGA）读写控制程序

时间：2014-07-12 03:56:25
【文件属性】：

文件名称：Sdram verilog （FPGA）读写控制程序

文件大小：11KB

文件格式：RAR

更新时间：2014-07-12 03:56:25

verilog，sdram，fpga

基于verilog 的SDRAM（三星k4s641632）时序封装，在xilinx spartan 3 xc3s400上运行稳定。实现了先在SDRAM的一段地址上写入数据，然后不断的从这些地址上读出数据并通过串口送到PC，可以通过串口调试助手观察数据。代码里有详细的注释。

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【文件预览】：
1 SDRAM
----test_top.v(3KB)
----sdram_cmd.v(5KB)
----rx_data_gene.v(4KB)
----vtf_test1.v(2KB)
----sdram_top.v(4KB)
----speed_select.v(2KB)
----sdram_ctrl.v(10KB)
----sdram_para.v(2KB)

网友评论

  • 文件不是完整的
  • 少了个文件啊大神
  • 压缩包中少文件啊，sdram_wr_data，my_uart_tx
  • 还以为是altera的，结果是Xilinx
  • 很好啊，就是不是很好用啊
  • sdram_wr_data的子模块找不到源码，不完整，是不是忘记上传了
  • 特权写的还是挺不错的，中间那个rx_data_gene是产生数据用的，可能没上传上。
  • 怎么顶层模块中的数据读写子模块没有啊？ 那个rx_data_gene 是什么用的？
  • 特权同学编写的，非常好，注释清楚，易懂

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