【文件属性】：
文件名称：一个简单的verilog编写的DMA IP CORE，和大家分享一下
文件大小：7KB
文件格式：RAR
更新时间：2014-03-10 07:50:10
DMA verilog ip fpga
一个简单的verilog编写的DMA IP CORE，和大家分享一下
绝对值得下载
【文件预览】：
DMA CORE
----adma_defines.v(8KB)
----adma_top.v(16KB)
网友评论
- 没看明白，谢谢楼主
- 内容很全面，但是不太容易看明白，纯.v的代码。
- 内容很全面，但是不太容易看明白
- 挺专业的，可以参考，不太好看懂，但是对DMA的理解还是有帮助的。
- 挺好的，写的很简洁
- 挺好的，写的很简洁
- 内容很全面，但是不太容易看明白，纯.v的代码。只能再自己设计完成后参考一下
- 没有预期的好。。。
- 对DMA的设计非常有帮助
- 谢谢，挺有用
- 剛好解決我記憶體控制的問題，感謝
- 很不错 就是没有什么注释啊
- 参考参考，不是我真正想要的，还得自己调试了
- 还不错了 感觉有用
- 没有预期的好，不过还可以
- 首先要了解WISHBONE总线的时序才能看懂这个DMA的实现过程
- 这好像是官网的源码吧
- DMA本就有些难度，不过还是挺有用的，要耐心看
- 注释很详细，但不是我想要的
- 虽然没啥注释，不过还是挺有用的，要耐心看
- 这个要是有注释还差不多
- 不错吧。代码挺长的。可惜的是注释太少了。
- 就是opencore上面的WISHBONE总线DMA。。。写的蛮清楚的不过不是我想要的
- 没有预期的好，3个资源分太黑心了，感觉1个还差不多。