夏宇闻verilog视频.zip

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文件名称：夏宇闻verilog视频.zip
文件大小：143.95MB
文件格式：ZIP
更新时间：2022-06-30 03:10:53
verilog 视频教程 这是一个verilog视频教程合集，所以挺大的，适合参考学习。

【文件预览】：
夏宇闻verilog视频
----03 学习FPGA选择verilog还是vhdl.7z(6.56MB)
----14 FPGA设计中时序逻辑设计要点.7z(6.77MB)
----10 Verilog中reg和wire的不同点.7z(3.6MB)
----08 Verilog模块的基本构成要素.7z(10.84MB)
----12 FPGA中数字系统的构成.7z(12.56MB)
----16 为什么Verilog能支持大型设计.7z(6.05MB)
----15 Verilog模块的种类和用途.7z(5.73MB)
----09 Verilog模块中的信号.7z(5.76MB)
----13 Verilog中两种不同的赋值语句.7z(2.74MB)
----04 FPGA设计中如何避免冒险竞争.7z(1.75MB)
----01 硬件描述语言概述.7z(2.91MB)
----07 modelsim和quartus的使用.7z(38.16MB)
----06 Verilog模块的编写和验证.7z(28.24MB)
----02 Verilog HDL有什么用处.7z(4.33MB)
----05 Verilog中行为级和RTL级.7z(5.38MB)
----11 Verilog中阻塞与非阻塞.7z(2.57MB)