【文件属性】：
文件名称：VHDL语言写的电子钟程序
文件大小：81KB
文件格式：DOC
更新时间：2014-04-17 03:23:33
VHDL\电子钟
实验目的：
实现时钟显示，1——12——1——11——0——1循环，时钟调时，闹铃，闹铃定时等功能。
程序和注释：
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
entity code1 is
port (clk : in std_logic;
reset : in std_logic;
shi_key : in std_logic;
fen_key : in std_logic;
set_mode_key:in std_logic;
en:out std_logic_vector(7 downto 0);
y :out std_logic_vector(7 downto 0);
beep_s:out std_logic);
end code1 ;
ARCHITECTURE code2 of code1 is
signal a:integer:=0; --ji shi
signal d:integer:=0; --xian shi
signal b,b0,b1,b3,b4,b5,b6:std_logic:='1';
signal e:std_logic:='0';--xian shi
signal c:integer:=9; --miao gewei
signal ch:integer:=5; --miao shiwei
signal eight,eight1:integer:=0; --8 ge shu ma guan
signal fg:integer:=9; --fen ge wei
signal fs:integer:=5; --fen shi wei
signal sg:integer:=1; --shi ge wei
signal ss:integer:=1; --shi shi wei
signal p:std_logic:='0';--zanting
signal set_mode :std_logic_vector(1 downto 0);
signal beep_m1,beep_m2,beep_h1,beep_h2:integer:=1;
signal AM_PM:std_logic:='0';
