文件名称：FPGA时序分析之静态分析基础的详细资料说明
文件大小：1.36MB
文件格式：DOC
更新时间：2024-07-26 23:09:08
FPGA时序分析
静态时序分析（SAT） 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。