文件名称：SPI核控制器
文件大小：462KB
文件格式：RAR
更新时间：2020-06-11 11:44:50
spi master core； spi flash；
Full duplex synchronous serial data transfer Variable length of transfer word up to 128 bits MSB or LSB first data transfer Rx and Tx on both rising or falling edge of serial clock independently 8 slave select lines Fully static synchronous design with one clock domain Technology independent Verilog Fully synthesizable
【文件预览】：
spi_controller
----spi_controller.mpf(19KB)
----tb_spi_top.v(9KB)
----vsim.wlf(128KB)
----timescale.v(21B)
----work()
--------spi_slave_model()
--------wb_master_model()
--------tb_spi_top()
--------spi_clgen()
--------spi_top()
--------_info(1KB)
--------spi_shift()
----spi_controller.cr.mti(2KB)
----transcript(648B)
----spi_slave_model.v(892B)
----wave()
--------tb_spi_top.bmp(1.46MB)
--------spi_top.bmp(2.57MB)
--------spi_clgen.bmp(1.2MB)
--------wb_master_model.bmp(1.25MB)
--------spi_slave_model.bmp(1.07MB)
--------spi_shift.bmp(1.84MB)
--------Thumbs.db(19KB)
----wb_master_model.v(3KB)
----spi_clgen.v(2KB)
----bench.vcd(237KB)
----spi_top.v(10KB)
----chart()
--------图6-12.bmp(488KB)
--------图6-7.bmp(445KB)
--------图6-14.bmp(315KB)
--------图6-11.bmp(252KB)
--------Thumbs.db(23KB)
--------图6-18.bmp(402KB)
--------图6-17.bmp(358KB)
--------图6-13.bmp(402KB)
--------图6-19.bmp(445KB)
----spi_defines.v(3KB)
----spi_shift.v(7KB)