文件名称：verilog有符号加法器设计
文件大小：3KB
文件格式：V
更新时间：2024-04-23 12:12:36
verilog fpga 有符号数运算 fpga创新设计大赛题目
verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明 一次有效累加输出。