文件名称：实验一 运算器实验
文件大小：148KB
文件格式：RAR
更新时间：2021-11-27 10:30:37
Verilog 计算机组成
1）内置一个32位num2作为运算器的一个输入； 2）将sw0~sw7输入到num1,经过符号扩展到32位后，作为运算器的另一个输入； 3）因为运算器支持“加、减、与、或、非”5种运算，需要3位（8个操作）。将sw15~sw13输入到op作为运算器的控制信号； 4）将计算32位结果s显示到显示器上，显示器由2个4位同阳极7段数码管显示器，显示器显示的是十六进制，显示器中有reset信号和clk信号。
【文件预览】：
Project1
----diaplay()
--------diaplay.xpr(5KB)
--------diaplay.srcs()
--------vivado.log(990B)
--------diaplay.cache()
--------vivado.jou(508B)
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----calculator()
--------vivado_8488.backup.jou(519B)
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--------calculator.sim()
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--------vivado_8488.backup.log(1001B)
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--------vivado.jou(519B)
--------calculator.xpr(8KB)
--------calculator.cache()
--------.Xil()