文件名称：数字逻辑三路抢答器课程设计报告
文件大小：620KB
文件格式：DOC
更新时间：2012-01-09 14:47:48
数字逻辑 三路抢答器
设计一个数字抢答器系统，该系统适用竞赛等活动中，能准确的显示抢答内容和抢答结果。这个系统主要由译码器、锁存器和脉冲信号发生器部分组成。主持人[X]有一个清零按钮。清零后，显示器清零，抢答开始。三组参赛者分别为：1、2、3组。每组有一个抢答按钮。抢答时，第一时间抢答别符号被显示器L显示。若同时有两组或两组以上抢答，则所有的抢答信号无效，显示器L显示0字符。 在本设计中，第一抢答信号的鉴别和锁存功能由四D触发器FF1 74LS175、三3输入与非门G1、G2、四2输入与门G3和一个由555多谐振荡器构成的时钟脉冲信号源组合完成。当主持人命令开始抢答后，设第一组参赛者在第一时间按下了抢答器按钮［1］，FF1的Q1＝1，G2的3A＝0、3Y＝1，G1的3Y输出为0，G3的1Y输出为0，FF1的CLK＝0，FF1四D触发器74LS175的时钟脉冲信号CLK被*（上升沿有效），从而使其他后按抢答按钮的抢答信号无效。