文件名称：在FPGA上使用SystemVerilog实现12小时制时钟（可实现24小时制）
文件大小：67KB
文件格式：RAR
更新时间：2023-07-07 04:30:13
Clock FPGA SystemVerilog 12小时制 24小时制
实现了一个时钟计数器。h、min、sec和pm的输出为12小时制，AM时，pm输出为0，PM时，pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时，小时的范围为1~12。
【文件预览】：
Clock
----test()
--------test.srcs()
--------test.ip_user_files()
--------test.hw()
--------test.cache()
--------tb_behav.wcfg(4KB)
--------test.sim()
--------test.xpr(9KB)
----Clock_12hours.sv(3KB)