【文件属性】:
文件名称:多功能数字钟的设计实验报告
文件大小:1.3MB
文件格式:PDF
更新时间:2020-12-02 07:02:37
Verilog FPGA
本文利用 Verilog HDL 语言的设计方法设计多功能数字钟,并通过 vivado 2016.3 完
成综合实现。此程序通过下载到 FPGA 芯片后,可应用于实际的数字钟显示中,实现了基本
的计时显示(时分到分秒的切换)和设置,调整时间,闹钟设置的功能。
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