verilog-testbench:自动生成Verilog Testbench文件

【文件属性】：
文件名称：verilog-testbench:自动生成Verilog Testbench文件
文件大小：4KB
文件格式：ZIP
更新时间：2021-05-09 18:11:57
Vimscript 自动测试台 一个简单的用于编辑verilog的插件。 我希望你喜欢它。 特征 生成组件实例 支持verilog-2001语法 需要python3 安装 Plug ' kdurant/verilog-testbench ' 用法 运行:Testbench生成testbench模板 运行:VerilogInstance生成组件实例 运行:VerilogInterface生成接口（SystemVerilog）模板 运行:VerilogClass生成类（SystemVerilog）模板您可以使用p粘贴它。 推荐模块（端口）声明 module spi_slave_core ( input wire clk, input wire rst, input wire spi_

【文件预览】：
verilog-testbench-master
----README.md(1KB)
----autoload()
--------instance.vim(11KB)
----plugin()
--------testbench.vim(1018B)