文件名称：RISC处理器的实现
文件大小：100KB
文件格式：GZ
更新时间：2012-12-08 04:45:47
RISC
采用VERILOG描述语言设计实现了RISC处理器核，能够进行综合，并且已仿真通过
【文件预览】：
embedded_risc
----CVS()
--------Entries(132B)
--------Repository(14B)
--------Root(14B)
----Verilog()
--------ALU.V(4KB)
--------uart.v(6KB)
--------sdram_cntrl.v(2KB)
--------data_in_reg.v(1KB)
--------command_if.v(3KB)
--------soc.v(11KB)
--------instruction_cache_way0.v(3KB)
--------data_cache_way0.v(3KB)
--------CONTROL.V(18KB)
--------MUX12.V(890B)
--------cmd_detector.v(6KB)
--------dma_fifo.v(2KB)
--------data_cache_way1.v(3KB)
--------CVS()
--------ACC.V(2KB)
--------dma_cntrl.v(7KB)
--------MEM.V(2KB)
--------data_port.v(3KB)
--------lru_data_cache.v(8KB)
--------dma_internal_reg.v(7KB)
--------instruction_cache_way1.v(3KB)
--------ras_cas_delay.v(2KB)
--------sdram.v(47KB)
--------sdram_port.v(1KB)
--------IR.V(2KB)
--------parameter.v(3KB)
--------sdramctrl_rtl.v(4KB)
--------bus_arbiter.v(8KB)
--------cmd_ack.v(1KB)
--------timer.v(5KB)
--------cmd_decoder.v(3KB)
--------ref_timer.v(1KB)
--------instruction_cache_way2.v(3KB)
--------data_cache_way3.v(3KB)
--------MUX16.V(928B)
--------data_cache_way2.v(3KB)
--------lru_instruction_cache.v(9KB)
--------instruction_cache_way3.v(3KB)
--------ref_ack.v(2KB)
--------sdram_mux.v(845B)
--------fsm.v(5KB)
--------cmd_internal_reg.v(2KB)
--------oe_generator.v(4KB)
--------cmd_generator.v(6KB)
--------k9f1g08u0m.v(44KB)
--------PC.V(1KB)
--------risc.v(8KB)
--------flash_ctrl.v(4KB)
----embedded_risc()
--------CVS()
----SOC_Design.pdf(69KB)
----Machine_Language()
--------program.txt(7KB)
--------CVS()
----Test_Bench_Verilog()
--------CVS()
--------Top_level_tb.tf(5KB)