文件名称：VerilogHDL在FPGA中实现的数字时钟
文件大小：308KB
文件格式：RAR
更新时间：2013-05-27 10:37:09
VerilogHDL语言 数字时钟
本实验实现一个能显示小时，分钟，秒的数字时钟。
【文件预览】：
数字时钟
----clock.asm.rpt(7KB)
----clock.fit.rpt(54KB)
----clock.fit.eqn(46KB)
----clock.map.summary(288B)
----clock.pin(14KB)
----clock.tan.summary(984B)
----clock.tan.rpt(94KB)
----cmp_state.ini(3B)
----clock.qpf(945B)
----db()
--------clock.pre_map.cdb(9KB)
--------clock.sgdiff.hdb(9KB)
--------clock.tan.qmsg(29KB)
--------clock.sgdiff.cdb(10KB)
--------clock.cbx.xml(87B)
--------clock.eco.cdb(141B)
--------clock.(0).cnf.hdb(3KB)
--------clock.fit.qmsg(17KB)
--------clock.hier_info(4KB)
--------clock.cmp0.ddb(60KB)
--------clock.rtlv_sg_swap.cdb(158B)
--------clock.syn_hier_info(0B)
--------add_sub_bph.tdf(7KB)
--------clock.cmp.rdb(18KB)
--------clock.cmp.logdb(4B)
--------clock.asm_labs.ddb(9KB)
--------clock.sld_design_entry.sci(134B)
--------clock.map.logdb(4B)
--------clock.rtlv_sg.cdb(9KB)
--------clock.map.hdb(8KB)
--------clock.pre_map.hdb(7KB)
--------add_sub_onh.tdf(3KB)
--------clock.cmp.cdb(37KB)
--------clock_cmp.qrpt(0B)
--------clock.map.qmsg(20KB)
--------clock.hif(562B)
--------clock.psp(0B)
--------clock.rtlv.hdb(7KB)
--------clock.map.cdb(10KB)
--------clock.(0).cnf.cdb(10KB)
--------clock.db_info(136B)
--------clock.sld_design_entry_dsc.sci(134B)
--------clock.cmp.tdb(36KB)
--------clock.dbp(0B)
--------clock.signalprobe.cdb(314B)
--------clock.cmp.kpt(205B)
--------clock.cmp.hdb(9KB)
--------clock.asm.qmsg(2KB)
----clock.v.bak(3KB)
----clock.map.eqn(45KB)
----clock.flow.rpt(4KB)
----clock.qsf(3KB)
----clock_assignment_defaults.qdf(26KB)
----clock.qws(90B)
----clock.done(26B)
----clock.fit.smsg(334B)
----clock.dpf(239B)
----clock.cdf(304B)
----clock.pof(8KB)
----clock.map.rpt(23KB)
----clock.v(3KB)
----clock.fit.summary(362B)