verilog 程序------逻辑门

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文件名称：verilog 程序------逻辑门

文件大小：177B

文件格式：BAK

更新时间：2018-08-28 03:37:14

FPGA

FPGA入门实验程序 module gates1( input wire[4:1]x, output wire[6:1]z ); assign z[6]=&x; assign z[5]=~&x; assign z[4]=|x; assign z[3]=~|x; assign z[2]=^x; assign z[1]=~^x; endmodule