文件名称：ad采样 Verilog
文件大小：91KB
文件格式：RAR
更新时间：2017-05-15 03:23:32
ad采样 FPGA
基于FPGA的ad采集 用veilog语言的源代码 适合初学者
【文件预览】：
espier_ad
----greybox_tmp()
--------cbx_args.txt(1KB)
----top.qsf(2KB)
----pll_bb.v(13KB)
----top.fit.rpt(499KB)
----top.asm.rpt(7KB)
----top.done(26B)
----top.sta.summary(2KB)
----test.qsf(2KB)
----Stp_Cntr.stp(122KB)
----db()
----top.map.rpt(132KB)
----top.sof(350KB)
----top.fit.smsg(567B)
----pll1.qip(0B)
----top.map.smsg(125B)
----test.qpf(1KB)
----incremental_db()
----pll.qip(351B)
----top.flow.rpt(13KB)
----top.map.summary(472B)
----top.pin(20KB)
----pll.ppf(495B)
----top.fit.summary(611B)
----PLLJ_PLLSPE_INFO.txt(123B)
----pll.v(17KB)
----top.jdi(4KB)
----Stp_Sample.stp(79KB)
----top.sta.rpt(810KB)
----top.v(1KB)