文件名称：基于时钟分频的PWM发生器Verilog/VHDL程序
文件大小：125KB
文件格式：RAR
更新时间：2021-08-21 13:50:43
Verilog CPLD FPGA VHDL
基于时钟分频的PWM发生器： 产生一个输出频率为50Hz、占空比为50%的PWM信号去驱动蜂鸣器的发声。 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
【文件预览】：
PWM_Generator
----Tips.txt(259B)
----ex1vhd.zip(80KB)
----ex1vlg.zip(61KB)