文件名称：FPGA2cpu_verilog语言设计实现cpu的源码
文件大小：52KB
文件格式：RAR
更新时间：2013-06-26 07:59:05
verilog cpu fpga 源码
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即数加载操作，支持无条件转移和为0转移、非0转移、无符号>转移、无符号<转移、有符号>转移、有符号<转移等条件转移。
【文件预览】：
FPGA2CPU
----condcontrol.v(2KB)
----pc.v(344B)
----ss_bb.v(6KB)
----d_32.v(6KB)
----add.v(4KB)
----func_lib.v(7KB)
----control.v(6KB)
----regfile.v(6KB)
----in_32_inst.v(136B)
----datapath.v(8KB)
----in_32_bb.v(5KB)
----instruction_32_1_bb.v(6KB)
----ss.v(7KB)
----mul.v(1KB)
----sub.v(222B)
----d_32_bb.v(5KB)
----instruction_32_inst.v(154B)
----instruction_32.v(7KB)
----fpu_arch.v(726B)
----ss_syn.v(22KB)
----transcript(122B)
----div.v(1KB)
----alu.v(11KB)
----d_8_1.v(7KB)
----cpu_design.txt(19KB)
----instruction_32_1.v(7KB)
----d_8_1_bb.v(5KB)
----in_32.v(7KB)
----alu.txt(899B)
----d_32_inst.v(134B)
----stack.v(794B)
----d_8.v(7KB)
----instruction_32_bb.v(5KB)
----d_8_bb.v(5KB)