数字电路课程设计之超前进位加法器.doc

【文件属性】：

文件名称：数字电路课程设计之超前进位加法器.doc

文件大小：211KB

文件格式：DOC

更新时间：2023-05-03 17:04:22

VERILOG

使用Verilog语言实现四位超前进位加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计