文件名称：VHDL设计FIR滤波器的文档
文件大小：442KB
文件格式：DOC
更新时间：2012-06-08 10:14:47
VHDL verilog FIR 滤波器
用FPGA设计15阶FIR低通滤波器。窗口类型为Hamming，Beta为0.5，FS为8.6kHz，FC为3.4kHz。编写Verilog HDL语言，用Modelsim进行仿真。本设计主要考虑工作速度，不必考虑芯片资源的耗用。高性能乘法器是实现高性能的FIR运算的关键。二进制数乘法的实质是部分积的移位累加。为了提高速度，我们分别使用了Booth编码，Wallace树，超前进位加法器，选择进位加法器结构。