文件名称：ALU设计 用Verilog HDL
文件大小：2KB
文件格式：TXT
更新时间：2016-05-06 03:56:04
ALU设计 用Verilog HDL
用Verilog HDL设计一个模块，该模块实现了一个4bit的ALU，可以对两个4bit二进制操作数进行算术运算和逻辑运算 算术运算包括加法与减法 逻辑运算包括与运算、或运算 设计一个模块，利用Verilog HDL模块元件实例化的能力来调用4bit ALU的模块，从而将两个4bit ALU扩展为一个8bit ALU（详见原理框图） 用提供的4bit ALU测试模块对所实现的4 bit ALU进行仿真测试 用提供的8bit ALU测试模块对所实现的8 bit ALU进行仿真测试 对8bit ALU测试模块进行完善，对边界情况进行仿真测试（进位，溢出，结果为负数等）