文件名称：计算机组成原理实验（VHDL实现）
文件大小：271KB
文件格式：ZIP
更新时间：2014-05-19 15:39:01
VHDL 乘法器
我们大二的计算机组成原理实验，我用VHDL写的（虽然现在记得的不多了~~赚点积分吧~~大家可怜可怜）实验内容包括： 1） 实现一个6*6位的乘法器 2） 实现除法器 3） 不记得了 4） 实现多位寄存器组
【文件预览】：
实验报告集
----实验四.doc(101KB)
----实验一.doc(136KB)
----实验三.doc(93KB)
----实验二.doc(46KB)
Codes
----Experiment three()
--------TIMER.vhd(1KB)
--------SHIFTER.vhd(1KB)
--------PSG.vhd(1KB)
--------D_TRI.vhd(621B)
----Experiment one()
--------Multipiler.vhd(4KB)
--------MUL.vhd(2KB)
--------Oppisite.vhd(1KB)
----Experiment two()
--------DIVISION.vhd(3KB)
----Experiment four()
--------M_TO_1.vhd(954B)
--------RegisterGroup.vhd(2KB)
--------N_M_TRANS.vhd(1KB)
--------MBIT_REG.vhd(705B)