文件名称:基于门逻辑的四位乘法器
文件大小:6.74MB
文件格式:ZIP
更新时间:2017-09-18 12:08:12
fpga 门逻辑 verilog 乘法器 流水线
用verilog写的纯门逻辑的4个四bit的数相乘的乘法器,流水线设计,仿真正确!
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用verilog写的纯门逻辑的4个四bit的数相乘的乘法器,流水线设计,仿真正确!