无符号乘法器累加器

【文件属性】：

文件名称：无符号乘法器累加器

文件大小：557B

文件格式：ZIP

更新时间：2021-06-16 10:37:49

verilog FPGA

Verilog HDL中的一个8比特无符号乘法器累加器设计，它具有寄存I/O端口，支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计，自动推断出altmult_accum宏功能，提供最优结果。

【文件预览】：
unsig_altmult_accum.v