文件名称：基于Verilog的4位全加器工程（包含整个QuartusII工程）
文件大小：1.2MB
文件格式：ZIP
更新时间：2022-11-16 10:15:02
Quartus II Verilog HDL fadder_4
这个是在QuartusII 平台上用VerilogHDL语言写的四位全加器工程，用的是原理图输入方式。 其中包含三个文件夹对应的三个工程分别为一位半加器、一位全加器、四位全加器；从底向上的编程思想，先建立一位半加器工程-接下来是一位全加器-最后4位全加器--三个工程皆可独立运行。 芯片选的是用的Cyclone II：EP2C35F484I8芯片。 其中双击.qpf文件可直接打开此工程；双击.v文件可打开此程序源码；双击.vwf可打开此工程的仿真文件，可以直接仿真结果。 有疑问可随时私聊我解答。