文件名称:基于altera FPGA 的 UART IP核
文件大小:1.48MB
文件格式:GZ
更新时间:2013-10-26 10:00:40
altera UART IP
使用verilog HDL语言编写的串口IP核,经过波形仿真验证
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altera UART IP
使用verilog HDL语言编写的串口IP核,经过波形仿真验证