文件名称：AT89C52中文资料（包含使用电路，芯片资料，程序0
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更新时间：2013-06-04 04:57:15
AT89C52中文资料.rar
AT89C52P为40 脚双列直插封装的8 位通用微处理器，采用工业标准的C51内核，在内部功能及管脚排布上与通用的8xc52 相同，其主要用于会聚调整时的功能控制。功能包括对会聚主IC 内部寄存器、数据RAM及外部接口等功能部件的初始化，会聚调整控制，会聚测试图控制，红外遥控信号IR的接收解码及与主板CPU通信等。主要管脚有：XTAL1（19 脚）和XTAL2（18 脚）为振荡器输入输出端口，外接12MHz 晶振。RST/Vpd（9 脚）为复位输入端口，外接电阻电容组成的复位电路。VCC（40 脚）和VSS（20 脚）为供电端口，分别接+5V电源的正负端。P0~P3 为可编程通用I/O 脚，其功能用途由软件定义，在本设计中，P0 端口（32~39 脚）被定义为N1 功能控制端口，分别与N1的相应功能管脚相连接，13 脚定义为IR输入端，10 脚和11脚定义为I2C总线控制端口，分别连接N1的SDAS（18脚）和SCLS（19脚）端口，12 脚、27 脚及28 脚定义为握手信号功能端口，连接主板CPU 的相应功能端，用于当前制式的检测及会聚调整状态进入的控制功能。 P0 口 P0 口是一组8 位漏极开路型双向I/O 口， 也即地址/数据总线复用口。作为输出口用时，每位能吸收电流的 方式驱动8 个TTL逻辑门电路，对端口P0 写“1”时，可作为高阻抗输入端用。 在访问外部数据存储器或程序存储器时，这组口线分时转换地址（低8 位）和数据总线复用，在访问期间激活内部上拉电阻。 在Flash 编程时，P0 口接收指令字节，而在程序校验时，输出指令字节，校验时，要求外接上拉电阻。 P1 口 P1 是一个带内部上拉电阻的8 位双向I/O 口， P1 的输出缓冲级可驱动（吸收或输出电流）4 个TTL 逻辑 门电路。对端口写“1”，通过内部的上拉电阻把端口拉到高电平，此时可作输入口。作输入口使用时，因为内部存在上拉 电阻，某个引脚被外部信号拉低时会输出一个电流(IIL)。 与AT89C51 不同之处是，P1.0 和P1.1 还可分别作为定时/计数器2 的外部计数输入（P1.0/T2）和输入（P1.1/T2EX）， 参见表1。 Flash 编程和程序校验期间，P1 接收低8 位地址。 表.P1.0和P1.1的第二功能
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