文件名称:纯硬件搭试的可调时数字钟原理图
文件大小:48KB
文件格式:PDF
更新时间:2012-10-07 12:46:59
纯硬件搭试的可调时数字钟原理图
完全使用硬件搭试完成的数字钟电路原理图,由两个非门及部分电阻电容构成约32768HZ的CLK信号,经分频得到1HZ,可显示0.00~23.59,小数点显示秒,可利用按钮调时分,且调节时互不影响各自原有计数,调时完后同时将秒信号清零。
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更新时间:2012-10-07 12:46:59
纯硬件搭试的可调时数字钟原理图
完全使用硬件搭试完成的数字钟电路原理图,由两个非门及部分电阻电容构成约32768HZ的CLK信号,经分频得到1HZ,可显示0.00~23.59,小数点显示秒,可利用按钮调时分,且调节时互不影响各自原有计数,调时完后同时将秒信号清零。