文件名称：verilog实现计数器设计
文件大小：207KB
文件格式：ZIP
更新时间：2018-07-26 08:43:51
计数器 verilog
verilog实现计数器设计，包括同步异步加减法计数器的详细代码
【文件预览】：
同步减法
----debounce.v(638B)
----sub2_tb.v(1KB)
----sub2.bit(453KB)
----bcd7.v(643B)
----sub2.v(402B)
----sub2.ucf(310B)
同步加法
----debounce.v(638B)
----counter.ucf(310B)
----counter.bit(453KB)
----counter.v(405B)
----bcd7.v(643B)
----counter_tb.v(1KB)
异步加法
----debounce.v(638B)
----counter2.bit(453KB)
----counter2_tb.v(1KB)
----counter2.ucf(309B)
----bcd7.v(643B)
----counter2.v(879B)
报告实验.docx
异步减法
----debounce.v(638B)
----sub.bit(453KB)
----sub.v(872B)
----sub_tb.v(1KB)
----bcd7.v(643B)
----sub.ucf(308B)