基于VHDL的1/100s计时器的设计

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文件名称：基于VHDL的1/100s计时器的设计

文件大小：712KB

文件格式：PDF

更新时间：2012-04-30 13:26:18

计时器 VHDL

这是一基于硬件描述语言的数字电路设计，采用EDA自上而下的设计方法，运用quartusII软件平台，用FPGA验证。