VHDL秒表设计

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文件名称：VHDL秒表设计

文件大小：3.78MB

文件格式：RAR

更新时间：2015-12-31 15:44:27

EDA

该秒表采用层次原理图发设计，每个模块在一个独立的项目文件夹中生成一个原理图模块，将多个每个模块的代码跟原理图复制到顶层项目中，在顶层项目中布线连接。