数字时钟设计VHDL

时间：2015-12-13 14:22:05
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文件名称：数字时钟设计VHDL

文件大小：56KB

文件格式：DOC

更新时间：2015-12-13 14:22:05

数字时钟设计 VHDL时钟设计 EDA实验

设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时、清零等功能。

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网友评论

  • 还可以，虽然不是我想要的
  • 有指导的思想
  • 还行吧， 可以看看。

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