FPGA时钟显示

【文件属性】：

文件名称：FPGA时钟显示

文件大小：3KB

文件格式：ZIP

更新时间：2021-05-22 16:27:40

FPGA verilog

通过分模块方式，实现时、分、秒的显示，通过八位数码管显示出来。

【文件预览】：
FPGA—verilog语言编写的时钟
----top.v(652B)
----CNT6.v(315B)
----div.v(454B)
----CNT10.v(316B)
----sj.v(1KB)
----CNT24.v(535B)