【文件属性】：
文件名称：VHDL实现电子时钟
文件大小：433KB
文件格式：RAR
更新时间：2012-06-17 03:43:09
VHDL 电子时钟
VHDL实现的电子钟的基本功能，带QUARTUE工程文件
【文件预览】：
eleclock
----clock.pin(15KB)
----clock.sim.rpt(2.08MB)
----decoder.vhd(951B)
----clock.pof(15KB)
----counter10.vhd.bak(752B)
----clock.qsf(2KB)
----clock.map.summary(299B)
----clock.map.rpt(20KB)
----clock.asm.rpt(6KB)
----db()
--------clock.sgdiff.cdb(5KB)
--------clock.rtlv_sg_swap.cdb(1KB)
--------clock.hier_info(10KB)
--------prev_cmp_clock.map.qmsg(7KB)
--------clock.(2).cnf.cdb(1KB)
--------clock.sgate_sm.rvd(214B)
--------clock.rtlv.hdb(10KB)
--------clock.(0).cnf.cdb(2KB)
--------add_sub_elh.tdf(2KB)
--------clock.eco.cdb(161B)
--------clock.hif(3KB)
--------clock.cmp.rdb(17KB)
--------add_sub_flh.tdf(2KB)
--------clock.cmp0.ddb(43KB)
--------clock.(4).cnf.hdb(508B)
--------clock.(4).cnf.cdb(1KB)
--------clock.sim.cvwf(2KB)
--------clock.fnsim.cdb(52KB)
--------prev_cmp_clock.sim.qmsg(3KB)
--------clock.cmp.kpt(336B)
--------add_sub_dlh.tdf(2KB)
--------clock.tan.qmsg(5KB)
--------clock.sld_design_entry.sci(154B)
--------clock.(1).cnf.hdb(669B)
--------clock.fit.qmsg(56KB)
--------clock.sgdiff.hdb(10KB)
--------wed.wsf(17KB)
--------prev_cmp_clock.asm.qmsg(2KB)
--------clock.cmp.cdb(20KB)
--------clock.db_info(137B)
--------clock.asm.qmsg(2KB)
--------clock.map.cdb(5KB)
--------clock.sgate.rvd(10KB)
--------prev_cmp_clock.fit.qmsg(56KB)
--------clock.cmp.hdb(10KB)
--------clock.fnsim.hdb(39KB)
--------clock.tis_db_list.ddb(174B)
--------clock.syn_hier_info(0B)
--------clock.eds_overflow(3B)
--------clock.(1).cnf.cdb(1KB)
--------clock.(2).cnf.hdb(663B)
--------prev_cmp_clock.qmsg(3KB)
--------clock.rpp.qmsg(2KB)
--------clock.sim.hdb(3KB)
--------clock.rtlv_sg.cdb(5KB)
--------clock.(3).cnf.cdb(2KB)
--------prev_cmp_clock.tan.qmsg(32KB)
--------mux_mnc.tdf(4KB)
--------clock.sta.qmsg(5KB)
--------clock.cmp.tdb(13KB)
--------clock.sim.rdb(86KB)
--------clock.simfam(10B)
--------clock.map.qmsg(8KB)
--------clock.cbx.xml(5KB)
--------clock.map.hdb(9KB)
--------clock.(0).cnf.hdb(1KB)
--------clock.(3).cnf.hdb(715B)
--------clock.fnsim.qmsg(62KB)
--------mux_cbc.tdf(4KB)
--------clock.pre_map.cdb(6KB)
--------clock.asm_labs.ddb(2KB)
--------clock.map.logdb(4B)
--------clock.pre_map.hdb(10KB)
--------clock.sim.qmsg(3KB)
--------clock.sld_design_entry_dsc.sci(154B)
--------clock.cmp.logdb(4B)
----clock.vhd(3KB)
----clock.tan.summary(1012B)
----clock.fit.summary(367B)
----clock.fit.smsg(334B)
----clock.vwf(29KB)
----incremental_db()
--------compiled_partitions()
--------README(653B)
----clock.sdc(1KB)
----clock.done(26B)
----clock.fit.rpt(77KB)
----decoder.vhd.bak(903B)
----clock.flow.rpt(7KB)
----clock.qpf(906B)
----clock.qws(959B)
----counter6.vhd(829B)
----counter10.vhd(857B)
----clock.tan.rpt(44KB)
----counter24.vhd(931B)