文件名称：24秒计时器vhdl
文件大小：2KB
文件格式：VHD
更新时间：2015-01-08 15:31:17
VHDL 计时器
24秒计时器 VHDL entity timer is port( clk : in std_logic; rst : in std_logic; pause : in std_logic; hit : in std_logic; sec1 : out std_logic_vector(5 downto 0); sec2 : out std_logic_vector(7 downto 0); sec1_pause : out std_logic_vector(5 downto 0); sec2_pause : out std_logic_vector(7 downto 0) ); end timer;