文件名称：面向序列密码的非线性反馈移位寄存器可重构并行化设计 (2013年)
文件大小：385KB
文件格式：PDF
更新时间：2024-06-01 20:44:25
自然科学 论文
基于序列密码的非线性反馈移位寄存器，将可重构技术与并行化处理相融合，提出了一种非线性反馈移位寄存器的可重构并行化架构。结果表明：可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器；并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新；在0.18μm的互补金属氧化物半导体（CMOS）工艺中，其核心工作频率能够达到172MHz，针对256级的线性反馈移位寄存器，当并行度选取为32时，其吞吐率能够达到5.5Gb／s。