文件名称:8路彩灯控制器(VHDL)
文件大小:355KB
文件格式:RAR
更新时间:2012-09-30 05:26:29
VHDL 彩灯
通过编译仿真,测试成功 整个系统共有三个输入信号CLK,RST,SelMode,八个输出信号控制八个彩灯。时钟信号CLK脉冲由系统的晶振产生。各种不同花样彩灯的变换由SelMode控制. 四种花样分别为: (1)彩灯从左到右逐次闪亮。然后从右到左逐次熄灭。 (2)彩灯两边同时亮两个,然后逐次向中间点亮。 (3)彩灯从左到右两个两个点亮,然后从右到左两个两个逐次点亮。 (4)彩灯中间两个点亮。然后同时向两边散开。
【文件预览】:
CaiDeng
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----CaiDeng.vhd(3KB)
----simulation()
--------modelsim()
----CaiDeng.pof(2MB)
----CaiDeng.pin(76KB)
----CaiDeng.fit.rpt(159KB)
----db()
--------CaiDeng.cmp.hdb(7KB)
--------CaiDeng.(0).cnf.cdb(6KB)
--------CaiDeng.cmp.cdb(13KB)
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--------CaiDeng.eco.cdb(141B)
--------mux_llc.tdf(3KB)
--------CaiDeng.fit.qmsg(16KB)
--------CaiDeng.map.hdb(7KB)
--------CaiDeng.map.qmsg(5KB)
--------CaiDeng.asm.qmsg(2KB)
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--------CaiDeng.map.cdb(4KB)
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--------CaiDeng.cmp.logdb(4B)
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--------add_sub_k2i.tdf(2KB)
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--------CaiDeng.sim.vwf(8KB)
--------CaiDeng.sim.rdb(27KB)
--------CaiDeng.cbx.xml(89B)
--------CaiDeng.(0).cnf.hdb(1KB)
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--------CaiDeng.sld_design_entry.sci(134B)
--------CaiDeng.fnsim.hdb(22KB)
--------CaiDeng.sgate_sm.rvd(188B)
--------CaiDeng.pre_map.hdb(7KB)
--------CaiDeng.hier_info(1KB)
--------CaiDeng.sld_design_entry_dsc.sci(134B)
--------CaiDeng.sgdiff.hdb(8KB)
--------add_sub_m2i.tdf(2KB)
--------CaiDeng.pre_map.cdb(4KB)
--------CaiDeng.eda.qmsg(2KB)
--------CaiDeng.cmp0.ddb(60KB)
--------CaiDeng.rtlv_sg.cdb(4KB)
--------CaiDeng.sim.qrpt(0B)
--------CaiDeng.signalprobe.cdb(1KB)
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----CaiDeng.qpf(907B)
----CaiDeng.asm.rpt(5KB)
----CaiDeng.qws(1KB)
----CaiDeng.done(26B)
----CaiDeng.map.summary(389B)
----CaiDeng.tan.rpt(44KB)
----timing()
--------primetime()
----CaiDeng.sof(821KB)
----CaiDeng.eda.rpt(6KB)
----CaiDeng.tan.summary(1KB)
----CaiDeng.cdf(285B)
----CaiDeng.sim.rpt(492KB)
----CaiDeng.qsf(3KB)
----CaiDeng.fit.eqn(9KB)
----CaiDeng.flow.rpt(4KB)
----CaiDeng.vwf(8KB)
----CaiDeng.fit.summary(494B)