文件名称：智能抢答器的Verilog设计及Quartus_仿真
文件大小：505KB
文件格式：PDF
更新时间：2014-06-10 14:08:20
verilog智能抢答器
现行的抢答器主要有两种： 基于小规模数字逻辑芯片锁存器设 计[1]；另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂，单片 机随着抢答组数的增加存在I ／ O 资源不足的情况；本文提出一种新的 抢答器设计方法， 即利用Verilog HDL 硬件描述语言来设计抢答器并 在FPGA 上实现[3]，设计中充分利用Verilog HDL 层次化和模块化的思 想[4]，使得抢答器整个设计过程简单，灵活；同时，设计中运用Altera QuartusⅡ6.0 完成综合、仿真，使设计更加可靠。