【文件属性】:
文件名称:按键计数器+按键去抖(Verilog HDL)
文件大小:3.01MB
文件格式:RAR
更新时间:2021-05-30 15:38:03
Verilog
基于Quartus13.0的EDA实验程序,
1. 设计一个10进制计数器,用七段数码管显示计数器的数值, 以开发板上1个按键作为计数器的时钟输入,按键每按动 一次,相当于产生“一个时钟脉冲”,观察开关抖动情况。
2. 设计一个去抖电路,按键信号经去抖以后再作为计数器的 时钟输入,观察去抖效果。
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