文件名称：matlab转化为hdl代码-vhdl_samples:VHDL代码示例
文件大小：37KB
文件格式：ZIP
更新时间：2024-06-21 11:11:11
系统开源
matlab转化为hdl代码VHDL 代码示例 该存储库包含旨在向潜在雇主展示的 VHDL 代码示例； 除非您是其中之一，否则您不太可能对这个存储库的内容感兴趣。 这些示例是对我简历中提到的开放硬件项目的补充。 它们不是很引人注目，但至少它们确实表明我可以将算法描述转化为体面的逻辑，或者我认为是这样。 每个模块的源代码包括一些实现和使用细节，我不会在这个自述文件中重复。 模块 代码示例包括三个小型 DSP 模块以及每个模块的简单测试平台： 可参数化的定点 DDS。 定点FIR滤波器。 一个微小的浮点 ALU（仅加法和乘法，不可参数化）。 DDS 可以通过使用 VHDL 泛型进行参数化。 DDS 的结构包括常量表（DDS 使用线性插值，请参阅源代码），这些表是在综合时根据泛型自动计算的。 除了提供阶数和系数表作为泛型之外，FIR 根本无法参数化。 系数作为实数值提供，在合成时间转换为定点数表。 FIR 设计为对延迟队列和系数表使用单个 RAM 块，使用大多数 FPGA 架构的双端口 RAM 功能。 这是使用独立于供应商的 VHDL 惯用语完成的，该惯用语至少适用于 Xilinx 和 Al
【文件预览】：
vhdl_samples-master
----sim()
--------fir_tb.do(383B)
--------datapath_E_tb.do(484B)
--------datapath_E_tb_wave.do(1KB)
--------dds_tb.do(519B)
--------fir_tb_wave.do(2KB)
--------fir_test.m(3KB)
--------dds_tb_wave.do(1KB)
--------fir_log.m(7KB)
----README.md(5KB)
----hdl()
--------txt_util.vhdl(14KB)
--------datapath_E.vhdl(12KB)
--------fir.vhdl(13KB)
--------fixed_pkg.vhdl(4KB)
--------dds.vhdl(14KB)
--------tb()