文件名称：Matlab代码verilog-fpga_adpll:Verilog中基于FPGA的ADPLL网络-Elec＆CompEngMastersPr
文件大小：27.19MB
文件格式：ZIP
更新时间：2024-06-15 20:26:26
系统开源
Matlab代码verilog 该存储库包含来自我的硕士项目的Verilog代码以及在分析测量结果的过程中使用的许多matlab脚本。
【文件预览】：
fpga_adpll-presentable
----.gitignore(129B)
----matlab()
--------plot_error_over_time.m(1KB)
--------importAgilentBin.m(4KB)
--------getPeriodDrift.m(217B)
--------getPeriods.m(192B)
--------impl_waveform.fig(22.39MB)
--------impl_locking.fig(41KB)
--------generateSquareWave.m(382B)
--------untitled.fig(41KB)
--------process_scope_data.m(3KB)
--------gain_grid.m(5KB)
--------importScopeData.m(83B)
--------plotVivadoSim.m(264B)
--------sim_locking.fig(50KB)
--------div_dist.m(959B)
----design_sources()
--------RingOsc.v(3KB)
--------TwoByTwoTest.v(13KB)
--------SRLatchGate.v(691B)
--------Div8.v(2KB)
--------NetworkADPLL.v(6KB)
--------RingADPLL.v(4KB)
--------RingRangeTest.v(2KB)
--------stateMachine.v(4KB)
--------SaveCounter.v(2KB)
--------ThreeByThreeRingClockedPDTest.v(27KB)
--------PhaseDetectorDL.v(6KB)
--------displayInterface.v(2KB)
--------hex2seg.v(2KB)
--------PulseOnNegEdge.v(667B)
--------ThreeByThreeTest.v(27KB)
--------ThreeByThreeRingTest.v(27KB)
--------lf_test.v(3KB)
--------ClockReset5_258_PDiff.v(6KB)
--------ADPLLwNoPDet.v(3KB)
--------LoopFilter.v(5KB)
--------ErrorCombiner.v(3KB)
--------PulseOnPosEdge.v(667B)
--------TwoByTwoRingTest.v(16KB)
--------SignedDec2Hex.v(328B)
--------UpDownCounter.v(3KB)
--------ADPLL.v(3KB)
--------NetworkRingADPLL.v(6KB)
--------ADPLLw2Inputs.sv(3KB)
--------clockReset.v(5KB)
--------LoopFilterFrac.v(5KB)
--------PhaseAccum.v(2KB)
--------Synchroniser.v(892B)
--------BangBangPD.v(442B)
--------PhaseDetector.v(3KB)
----Thesis.pdf(7.27MB)
----constraints()
--------Nexys4_GainTest_Placement.xdc(779B)
--------Nexys4_Master.xdc(40KB)
--------TwoByTwoRing.xdc(5KB)
--------Nexys4_ext_ref.xdc(42KB)
--------TwoByTwoRing_FixedEverything.xdc(221KB)
--------Nexys4_TwoConnectedTest_Placement.xdc(1B)
--------Nexys4_RingADPLLTop_Placement.xdc(1001B)
--------Nexys4_RingADPLLTop_Placement_new.xdc(2KB)
--------TwoByTwo.xdc(10KB)
--------ThreeByThreeRing_FixedEverything.xdc(851KB)
--------Nexys4_RingOsc_Placement.xdc(1B)
--------ThreeByThreeRing.xdc(9KB)
----sim_sources()
--------PhaseDetectorDLTestBench.sv(2KB)
--------PhaseDetectorTestBench.sv(1KB)
--------Div8Test.sv(549B)
--------LoopFilterTestBench.sv(1KB)
--------ErrorCombinerTestBench.sv(915B)
--------MiscTest.sv(953B)
--------RingADPLLTestBench.v(1KB)
--------TwoConnectedTestBench.sv(3KB)
--------RingOscTest.v(826B)
--------TwoByTwoTestBench.sv(1KB)
--------UpDownCounterTestBench.sv(592B)
--------SaveAndClearTestBench.sv(736B)
--------P_Accum_Base_Test.v(1KB)
--------PhDetTopTestBench.sv(1KB)
--------PhDetTopTestBenchSaveVal.sv(2KB)
----waveforms()
--------UpDownCounterTestBench_behav.wcfg(4KB)
--------ErrorCombinerTestBench_behav.wcfg(9KB)
--------TwoByTwoTestBench_behav.wcfg(19KB)
--------PhDetTopTestBench_behav.wcfg(11KB)
--------arb_test.wcfg(5KB)
--------LoopFilterTestBench_behav.wcfg(13KB)
--------PhaseDetectorTestBench_behav.wcfg(5KB)
--------PhDetTopTestBench_time_synth.wcfg(3KB)
--------PhDetTopTestBenchSaveVal_behav.wcfg(15KB)
--------tdc_test.wcfg(7KB)
--------TwoConnectedTestBench_behav.wcfg(4KB)
--------LoopFilterTestBench_behav_test.wcfg(13KB)
--------tdc_test_binout.wcfg(7KB)
----readme.md(159B)
----.gitattributes(91B)