24小时制数字时钟设计.rar

【文件属性】：

文件名称：24小时制数字时钟设计.rar

文件大小：704KB

文件格式：RAR

更新时间：2022-06-07 07:09:48

Verilog HDL EDA

压缩包内包含三个文件，皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器，clock_24为为可启动/暂停、复位、进位的24进制计数器，clock_day将前两个源码封装后的模块进行连接，即可得到24小时制的时、分、秒时钟，该时钟具有进位、复位、启动/暂停的功能。