文件名称:DC简要使用流程
文件大小:3.02MB
文件格式:DOC
更新时间:2014-12-10 12:18:54
Design Compiler
在进行下面的演示时需要用到两个文件,一个是example1.v,它是描述一个电路的verilog代码,我们的目标就是用DC综合这个代码得到满足约束条件的电路网表;另一个是dc.scr,它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下,大家把它们拷贝到自己的目录下,以备使用。
文件名称:DC简要使用流程
文件大小:3.02MB
文件格式:DOC
更新时间:2014-12-10 12:18:54
Design Compiler
在进行下面的演示时需要用到两个文件,一个是example1.v,它是描述一个电路的verilog代码,我们的目标就是用DC综合这个代码得到满足约束条件的电路网表;另一个是dc.scr,它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下,大家把它们拷贝到自己的目录下,以备使用。