这几天一直在写verilog的代码，但是每次在仿真的时候波形都不对，计数器后面的东西就是出不来；这个问题一直困扰了我两天左右，一开始我以为我计数器代码写错了，专门去建个工程去写计数器，去仿真。。。。由于我没有系统的去学习课程，只是看了看视频就自己上手了，导致有些很低级很低级的错误出现在我身上了！！！这个错误就是在写modelism的testbench文件的时候，在复位rst_n这我都是直接给了个0就完事了，想得给个激励嘛，时钟写好了就行了。结果计数器每次就出第一个初始值，，，我应该在给rst_n赋个1的！！！