1、首先注意打开的Allegro PCB是哪个产品控件，如下图，若打开的是Allegro PCB Designer,在后面，看别人的讲解过程中会找不到“SiXplorer”，原因
就是出在这里，Allegro PCB Designer中不带仿真工具，可以选择Allegro PCB Designer GXL(legacy)。
2、打开Setup->Constraints->Electrical,打开约束管理器，按照下图进行操作，创建BUS。
3、给BUS取名，点击OK。
4、可以看到刚创建的BUS。
5、接着设置等长规则，这里先介绍一种比较直接的方法：
（1）、选择刚才创建的BUS名称，右键点SiXplorer…弹出让你选择产品组件框，选择Allegro PCB SI GXL。
（2）、弹出信号拓扑模型。
（3）、在SigXplorer中，点Setup->Constrains..
(4)、在Set Topology Constraints中，选项Rel Prop Delay，进行设置。
<1>、Rule Name :键入一个名称。
<2>、From: 来自哪里，选择左边的U5.26，就会自动填充到右边栏中。
<3>、To:到哪去，同样选择左边的U3.R4。
<4>、Scope:选择范围，选全局Global。
<5>、Delta Type:选择类型，选Length。
<6>、Delta:设置0mil。
<7>、Tol Type:选择类型，选Length。
<8>、Tolerance: 容忍度，也就是允许多少范围，根据实际情况填写，这里20mil。
填好后，点Add ->Apply->ok，回到原模型图界面，点击File->Update Constraint Managers..