ram自己写？用IP？

前言

ram这种东西，可以用ip方便，也可以自己写代码描述它。

以下讨论单口ram；8bit*256

流程

1.IP：

使用IP当然是最方便的事情啦，但可移植性差而且可定制性较差。

仿真波形：

2.Verilog描述：

描述就得自己写自己调试代码了，不过写好就是一劳永逸啦。。。

开始写了第一版代码：

 //************************************************
 //  Filename      : ram.v
 //  Author        : Kingstacker
 //  Company       : School
 //  Email         : [e-mail]
 //  Device        : Altera cyclone4 ep4ce6f17c8
 //  Description   :  8bit*256 ram
 //************************************************
 module  ram #( parameter DATA_WIDTH = ,DEPTH = ,ADDR_WIDTH = )(
     //input;
     input    wire    clk,
     input    wire    wren, //write high enable;
     input    wire    [ADDR_WIDTH-:] address,
     input    wire    [DATA_WIDTH-:] data,
     //output;
     output   reg     [DATA_WIDTH-:] q
 );
 reg [DATA_WIDTH-:] memory[:DEPTH-];
 //read;
 always @(posedge clk ) begin
     q <= memory[address];
 end //always
 //write;
 always @(posedge clk ) begin
     if(wren) begin
         memory[address] <= data;
     end
 end //always
 endmodule

综合RTL：

仿真波形：读写同时的时候会有冲突导致xx。

第二版代码：地址寄存一拍。

 //************************************************
 //  Filename      : ram.v
 //  Author        : Kingstacker
 //  Company       : School
 //  Email         : [e-mail]
 //  Device        : Altera cyclone4 ep4ce6f17c8
 //  Description   :  8bit*256 ram
 //************************************************
 module  ram #( parameter DATA_WIDTH = ,DEPTH = ,ADDR_WIDTH = )(
     //input;
     input    wire    clk,
     input    wire    wren, //write high enable;
     input    wire    [ADDR_WIDTH-:] address,
     input    wire    [DATA_WIDTH-:] data,
     //output;
     output   wire     [DATA_WIDTH-:] q
 );
 reg [DATA_WIDTH-:] memory[:DEPTH-];
 reg [ADDR_WIDTH-:] address_reg;
 //read;
 always @(posedge clk ) begin
     address_reg <= address;
 end //always
 assign q = memory[address_reg];
 //write;
 always @(posedge clk ) begin
     if(wren) begin
         memory[address] <= data;
     end
 end //always

 endmodule

综合rtl：

仿真波形：

以上。