音频采样中left-or right-justified(左对齐，右对齐), I2S时钟关系
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刚刚过完春节，受假期综合症影响脑袋有点发木，干什么事反应慢了？最近调试xxxx的TLV320AIC3104发现以前调过的音频采样什么的，都忘记了，说明以前调试的时候很急躁，没有搞明白就翻篇了，今天说什么也得把落下的作业补上。
1、三个时钟一条线
SCLK： 串行时钟SCLK，也叫位时钟（BCLK），对应数字音频的每一位数据，SCLK都有一个脉冲。
SCLK的频率= 2 X 采样频率 X 采样位数。
比如：我司采用的64fs，BCLK = 2 X fs X 32bit = 64fs。
LRCK：帧时钟，也称WCLK，用于切换左右声道的数据，一个时钟周期代表一个音频采样点数据。LRCK为“1”（或"0"）表示正在传输的是右声道的数据，为“0”（或"1"）表示传输的是左声道的数据。LRCK的频率等于采样频率。
MCLK：主时钟，也是以上两个时钟的参考时钟，一个系统应该使用同一的MCLK以保证时钟同步要求。常见频率256fs。
SDATA：串行数据，就是用二进制补码表示的音频数据。
2、left-justified（左对齐）模式
参考AIC3104手册中关于左对齐介绍，以64fs，16bit左对齐为例。如图，WCLK一个时钟周期采一个样点，BCLK为64fs，即一时钟周期64位数据。WCLK高电平部分对应的SDIN/SDOUT为左声道数据，采用16bit左对齐格式，即MSB为16bit有效数据，LSB的16bit无效，同理WCLK低电平部分对应SDIN/SDOUT为右声道数据，同样MSB为16bit有效数据，LSB为16bit无效数据。
3、reight -justified（右对齐）模式
与左对齐区别就是有效数据在LSB。
4、I2S 模式
在I2S模式中，有效数据在BCLK的第二个时钟周期开始建立，所以在与FPGA配合时，需提醒FPGA工程师进行移位操作。
5、网上摘抄
声音数字化过程：
模拟信号-->采样-->量化 -->编码 --> 数字信号
即模拟信号通过A/D ADC转换为数字信号；通过D/A DAC转换位模拟信号。
声音数字化要素：
1、采样频率：每秒钟抽取声波幅度样本的次数；采样频率越高，声音质量越好，数据量越大。
2、量化位数：每个采样点用多少个二进制位数表示数据范围；位数越多，音质越好，数据量越大；
3、声道数：使用声音通道的个数：立体声比单声道的表现力丰富，但数据量翻倍。
声音数字化的数据量：
音频数据量 = 采样频率 X 量化位数 X 声道数 /8（字节/秒）
数字音频压缩标准：
音频年压缩方法概述：
输入音频信号--->编码器 -->传输/存储 --> 解码器 -->输出音频信号
压缩编码技术是指用某种方法使数字化信息的编码率降低的技术；
判断音频信号是否能压缩依据：
1、声音信号中存在大量冗余；
2、人的听觉具有强音能抑制同时存在的弱音的现象；
音频信号压缩编码的分类：
1、无损压缩（熵编码？）：霍夫曼编码、算术编码、行程编码；
2、有损压缩：
波形编码---PCM、DPCM、ADPCM、子带编码、矢量量化；
参数编码：LPC
混合编码：MPLPC、CELP
音频压缩技术：
1、G711、G721、G723、G728：电话语音质量；
2、G722：调幅广播质量；
3、MPEG：高保真立体声；
声卡：负责录音、播音和声音合成的一种多媒体版卡：
1、录制、编辑和回放数字音频文件；
2、控制和混合名声源的音量；
3、记录和回放时进行压缩和解压缩；
4、语音合成技术；
5、具有MIDI接口（乐器数字接口）
芯片类型：
1、CODEC芯片（依赖CPU，价格便宜）
2、数字信号处理器DSP（不依赖CPU）；
转载自：http://blog.csdn.net/mantis_1984/article/details/19075319