深究带PLL的错误复位设计

时间:2022-08-27 19:12:24

PLL复位通常犯的错误

深究带PLL的错误复位设计
或者是像上一篇文章 FPGA知识大梳理(四)FPGA中的复位系统大汇总  中的图一样,也是错误设计。为何呢?看ALTPLL (Phase-Locked Loop) IP Core User Guide这个官方手册就够了。直接看图

深究带PLL的错误复位设计
    坑爹啊,locked输出高电平,居然是抖动的。所以不能直接使用这个信号作为系统复位信号。

深究带PLL的错误复位设计

所谓群众的眼睛是雪亮的啊,大家此时一定对Gate lock一见钟情,可惜Gate lock这个信号不是所有器件都支持的。具体如下

深究带PLL的错误复位设计

如果器件支持的话,在pll配置的时候会有一个 Hold 'locked' output 选项。

所以骚年们,还是用这个设计吧

深究带PLL的错误复位设计
深究带PLL的错误复位设计

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